中心議題：
- 板上高速信號分析
- 印制板信號完整性整體設計
- 時鐘信號阻抗匹配
信號完整性問題是高速PCB設計者必需面對的問題。阻抗匹配、合理端接、正確拓撲結構解決信號完整性問題的關鍵。傳輸線上信號的傳輸速度是有限的，信號線的布線長度產生的信號傳輸延時會對信號的時序關系產生影響，所以PCB上的高速信號的長度以及延時要仔細計算和分析。
運用信號完整性分析工具進行布線前后的仿真對于保證信號完整性和縮短設計周期是非常必要的。在PCB板子已焊接加工完畢后才發現信號質量問題和時序問題，是經費和產品研制時間的浪費。
1板上高速信號分析
我們設計的是基于PowerPC的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME橋CA91C142B等一些電路組成，上面的高速信號如圖2-1所示。
板上高速信號主要包括：時鐘信號、60X總線信號、L2Cache接口信號、Memory接口信號、PCI總線0信號、PCI總線1信號、VME總線信號。這些信號的布線需要特別注意。
由于高速信號較多，布線前后對信號進行了仿真分析，仿真工具采用Mentor公司的Hyperlynx7.1仿真軟件，它可以進行布線前仿真和布線后仿真。
2印制板信號完整性整體設計
2.1層疊結構
在傳輸線（PCB走線）中的磁力線是沿逆時針方向的，如果把RF返回路徑與對應的源路徑平行并且與其靠近，在返回路徑中的磁力線（延逆時針方向的場），相對于源路徑中的磁力線（順時針方向的場），將是相反的方向。這樣順時針場和逆時針場可以抵消。如果源和返回路徑之間的磁力線被消除或減小，那么除了在走線附近極小的面積，輻射或傳導的RF電流就不存在了。多層印制板可以實現通量最小化，這是采用多層電路板的原因之一。信號層靠近參考層，信號返回路徑直接位于信號線的下方，回路面積最小，通量抵消最明顯。
為了實現通量最小化，必須實現PCB板上信號層和參考層交錯排列，這樣，每個信號層都有相鄰的參考層。考慮到本板上的芯片數多，特別密集，而且電氣網絡也特別多，所以采用多少層的PCB要仔細安排，多了或少了都不好：如果層數太少，布線將變得很困難，甚至可能完不成布線。當然在布線過程中如果感覺布線空間不夠，可以再增加層數，但加層后要對已完成的布線做許多調整，重新安排一些走線規則，這將增加許多工作量。
如果層數太多，加工成本增加，板子厚度可能失控。目前4層板的板費為0.5元/平方厘米左右，而六層板的板費為1.5元/平方厘米左右。印制板層數每增加兩層，板費要增加好幾倍。按VME64總線標準，印制板厚度應為1.6±0.2mm，即63±8mil，目前國內的印制板設備，采用的板芯一般最薄的為5mil厚，銅層厚度有0.5盎司、1.0盎司、1.5盎司等規格，如果層數太多，印制板厚度無法滿足要求。
2.2阻抗考慮
PCI2.2規范要求PCB上的信號線在未焊接器件之前的特征阻抗為60Ω-100Ω，VME64規范要求PCB上的信號線在未焊接器件之前的特征阻抗為50Ω－60Ω。按目前的集成電路生產工藝，50Ω－100Ω的阻抗是比較合適的，不同的信號有一些差別?，F在比較好的PCB加工設備，能加工線寬4mil、間距4mil的印制線。根據阻抗要求和目前PCB加工設備現狀，信號線基本采用5mil線寬和5mil間距，對有些信號線的阻抗，如果層間距和印制板基材介電常數調整無法滿足要求，可以采用4mil的信號線布線。
[page]
2.3傳輸速度
PCI2.2規范要求PCB上的信號線在無負載時的傳輸速度為150ps/inch-190ps/inch。PCB上的信號線在無負載情況下的傳輸速度只與介質材料的介電常數相關，所以選取介質材料的介電常數時除了考慮它對印制線特征阻抗的影響外，還應考慮它對印制線傳輸速度的影響。
2.4整板層疊及阻抗設計
綜合以上三點，最后采用12層印制板，其中8個信號層（包括元件層），兩個地層，一個3.3V電源層，一個混合電源層（包括5V、2V、兩個2.5V）。用HyperLynx軟件優化出來的PCB層疊結構如圖2-2所示，總厚度為65.7mil，即1.67mm，滿足VME64規范要求。
3時鐘信號阻抗匹配
時鐘信號是各設備工作的基礎，所以時鐘信號的質量尤為重要，在PCB設計時要慎重對待。
板上時鐘信號很多，主要高速時鐘信號如圖2-3所示。
時鐘芯片的輸出信號阻抗一般都比較小。芯片MPC950的輸出阻抗為7ohm，芯片AV9155的輸出阻抗為10ohm。本板上的時鐘信號都是點對點連接，所以采用串行端接進行阻抗匹配電路設計。具體串連電阻的大小由HyperLynx仿真后決定。
[page]
4 L2Cache總線和60x總線信號完整性分析
本板的L2Cache總線工作頻率200Mhz，60x總線工作頻率100MHz，是板上工作頻率最高的部分。依據MPC755、MPC107、PowerSpan的芯片手冊，阻抗在50ohm～70ohm之內比較合適，按前面層疊結構的設計，5mil的信號線寬是可以保證阻抗要求的。
因為板上這兩個總線的負載最多為2個負載，且這幾個芯片之間的距離很近，相關的PCB走線很短，所以信號時序關系一般能夠滿足要求（盡管其工作頻率很高）。下面給出L2Cache總線上典型時鐘線、地址線以及數據線的PCB走線圖以及在HyperLynx仿真軟件的BoardSim工具下的仿真波形。MPC755、MPC107、PowerSpan和GVT71128芯片的IBIS模型均來自于芯片廠商（Motorola、TUNDRA和GALVENTECH）。
