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如何高效完成大電流單通道柵極驅動器電路設計？

發布時間：2023-07-21 來源：安森美責任編輯：wenwei

【導讀】NCD(V)5700x 是大電流單通道柵極驅動器，內置電流隔離功能，用于在高功率應用中實現高系統效率和可靠性。上篇中我們介紹了NCD(V)5700x的輸入(IN)和輸出(OUT)信號、輸入偏置電源(VDD1)、輸出正負偏置電源(VDD2和VEE2)、功耗(PD)和結溫(TJ)、欠壓閉鎖(UVLO)和就緒(RDY)和去飽和(DESAT)保護和軟關斷(STO)這六個部分的參數、功能和設計技巧。

這篇文章我們將重點關注NCD(V)5700x的考慮使用外部BJT緩沖器實現軟關斷(STO)、用于偏置電源的齊納分離式穩壓器、柵極驅動電路中的箝位二極管、布局布線考慮等內容。

外部 BJT 緩沖器可提升驅動電流，因而廣泛用于驅動具有較大柵極電荷的較高電流功率半導體器件。為了從緩沖器獲得更高的驅動電流，BJT 須具有很高的直流增益。此外，通過使用低值基極電阻 (R_B) 來為緩沖器提供高基極電流。典型應用電路如圖 28 所示，其中包括內部功率開關和 STO 開關。雖然較低基極電阻值有助于實現更高的驅動電流，但它仍必須足夠高，以限制去飽和情況下的基極電流。由于這種折衷，軟關斷可能無法在短路情況下充分抑制過壓尖峰。圖 29 顯示了正常工作情況下以及 DESAT 激活時軟關斷情況下的電流路徑。

圖 28：外部 BJT 緩沖器的典型應用電路

圖 29：正常工作和 DESAT 激活情況下的灌電流路徑

為了降低基極電流，額外的 RC 網絡可以在基極電阻和 OUT/L 節點之間產生電壓。此額外電壓節點可以降低 DESAT 情況下的基極電流，并防止 PNP BJT (QL) 進入硬飽和狀態，允許其緩慢導通。額外 RC 網絡的原理圖如圖 30 所示。電壓和電流的近似方程如下所示。

同時

考慮 BJT 在有源模式區域工作。

圖 30：外部 BJT 緩沖器的典型應用電路

R_EX 根據柵極驅動器 IC 中拉電流/灌電流 MOSFET 的電流應力而得到。它需要折衷考慮電流應力和 Vx(t)。通常，R_EX 值應小于 R_B 或等于R_B。C_EX 值根據 R_EX 的功耗而得到，它仍須具有足夠的時間常數以讓 V_x(t) 緩慢衰減。如果 C_EX 較高，軟關斷 (STO) 將更容易實現。一般而言， R_EX 將是固定值，而 C_EX 可調，以使 IGBT 在短路情況下軟關斷。

具有額外 RC 網絡（R_EX 和 C_EX）的外部 BJT 緩沖器的示例電路如圖 31 所示。比較波形如圖 32（無 RC 網絡）和圖 33（有 RC 網絡）所示。這些 RC 波形表明，在 DESAT 情況下，RC 網絡具有在 IGBT 柵極產生軟關斷波形的效果。RC 網絡的設計應確保正常運行時不會影響驅動。圖 34 和圖 35 顯示，使用選擇的 R_EX 和 C_EX 值時，RC 網絡不影響導通上升時間；圖 36 和圖 37 顯示關斷下降時間的結果也一樣。

圖 31：外部 BJT 緩沖器的典型應用電路

圖 32：DESAT 激活時無 RC 網絡情況下的輸出和負載電壓波形

圖 33：DESAT 激活時有 RC 網絡情況下的輸出和負載電壓波形

圖 34：導通時無 RC 網絡情況下的輸出和負載電壓波形

圖 35：導通時有 RC 網絡情況下的輸出和負載電壓波形

圖 36：關斷時無 RC 網絡情況下的輸出和負載電壓波形

圖 37：關斷時有 RC 網絡情況下的輸出和負載電壓波形

作為偏置柵極驅動器的經濟高效方案，齊納分離式穩壓器廣泛用于多種應用中，因為它降低了變壓器中的繞組并減少了元件。它可以根據驅動器偏置要求（包括負偏置 V_EE2）從單極性電壓產生正偏置和負偏置電壓。

圖 38 顯示了使用齊納分離式穩壓器的隔離轉換器輸出的典型原理圖。

圖 38：齊納分離式穩壓器的典型電路

正偏置為柵極驅動器的 V_DD2 供電，負偏置為 V_EE2 供電。V_DD2 電壓被齊納二極管的齊納擊穿電壓箝位，V_EE2 電壓將是總直流輸出電壓中的剩余電壓。據此，齊納二極管必須擊穿以在所有負載電流范圍內維持V_DD2的正電壓，否則正電壓和負電壓無法如預期的那樣維持，而是上下擺動，導致 UVLO 觸發的風險。等效電路如圖 39 所示。

圖 39：齊納分離式穩壓器的等效電路

NCD(V)5700x 系列在不同輸入信號頻率和負載電容下的正負偏置電源電流（I_DD2 和 I_EE2）已顯示在圖 7 和圖 8 中。它可以轉換為正負偏置的等效負載電阻 R_L(VDD2) 和 R_L(VEE2)。為了確保齊納二極管擊穿，偏置電阻須滿足下式。

同時

確定偏置電阻 R_B 后，應關注最大直流齊納電流 (I_ZM)。必須考慮齊納二極管和 R_B 的功耗限制。應考慮器件容差以充分維持 V_DD2 > V_ZD。齊納二極管的額定功率和偏置電阻可以得知，推薦使用的齊納二極管如表 4 所示。

表 4：齊納二極管 (ZD)

注意：齊納擊穿電壓是典型值，在室溫下定義。

由于布局和器件封裝的原因，電源環路和驅動環路中的寄生電感很難避免。驅動環路中的峰值驅動電流越高，或者電源環路中的功率器件電流越高，di/dt 就會越高。此更高 di/dt 會通過寄生電感 (Lk) 產生更高 dv/dt，并且該快速瞬態電壓可能高于正偏置 (V_DD2) 或低于負偏置 (V_EE2)，導致高頻循環電流進入柵極驅動器。高頻循環電流路徑如圖 40（正 di/dt）和圖 41（負 di/dt）所示。建議添加箝位二極管，如圖 42 所示。高頻循環電流可以直接通過偏置電容，而不是進入柵極驅動器。此外，正箝位二極管 (D_C(VDD2)) 可以維持 IGBT 柵極電壓等于偏置電壓，以防止柵極電壓上升以及在短路情況下產生更高的峰值短路電流。

圖 40：正 di/dt 中的循環電流路徑

圖 41：負 di/dt 中的循環電流路徑

圖 42：負 di/dt 中的循環電流路徑

為了獲得良好的抗擾度并實現穩定工作，使用柵極驅動器的應用必須考慮布局和布線。導通和關斷的驅動電流路徑如圖 43 所示。此圖顯示了從柵極驅動器到功率器件的主要驅動環路。驅動環路應盡可能小并且阻抗較低，以減小環路的雜散電感。此高驅動電流路徑僅經由偏置電容和內部 MOSFET 到達 IGBT 柵極。偏置電容須盡可能靠近柵極驅動器的 VDD2 和 VEE2 引腳引線。返回路徑有一個低阻抗走線或平面以連接 IGBT 的發射極。

考慮到高質量去飽和檢測，防止高 dV/dt 和 dI/dt 引起的串擾噪聲在大功率應用中非常重要。去飽和檢測環路和驅動環路應分開，以避免串擾噪聲進入。在圖 44 所示的原理圖中，接地電阻 RGND 將信號偏置電容 C、CVEE2(S) 與驅動偏置電容 C_VDD2(P)、C_VEE2(P)分開。對于去飽和保護而言，從 IGBT 集電極到發射極的該單獨檢測走線具有良好的抗擾度。信號電容 C_VDD2(S) 和 C_VEE2(S) 的建議值為至少 1.0 μF，驅動電容 C_VDD2(P) 和 C_VEE2(P)的建議值至少為 10 μF，接地電阻 RGND的建議值為 4.7 Ω 以上。推薦布局布線概念如圖 45（無 BJT 緩沖器）和圖 46（有 BJT 緩沖器）所示。