【導(dǎo)讀】由于 5G 和IoT互聯(lián)設(shè)備及相關(guān)高帶寬要求預(yù)計(jì)將大幅度攀升，所以數(shù)據(jù)中心運(yùn)營(yíng)商需要遷移到帶寬更高的網(wǎng)絡(luò)，其中的帶寬要超過當(dāng)前通常使用的100 GB 以太網(wǎng) (100GE)。 遷移到下一代 400GE 網(wǎng)絡(luò)要求更快速的內(nèi)存和更高速的串行總線通信。除了把以太網(wǎng)接口升級(jí)到 400GE，服務(wù)器還需要采用速度更高的串行擴(kuò)展總線 接口和內(nèi)存。
由于 5G 和IoT互聯(lián)設(shè)備及相關(guān)高帶寬要求預(yù)計(jì)將大幅度攀升，所以數(shù)據(jù)中心運(yùn)營(yíng)商需要遷移到帶寬更高的網(wǎng)絡(luò)，其中的帶寬要超過當(dāng)前通常使用的100 GB 以太網(wǎng) (100GE)。 遷移到下一代 400GE 網(wǎng)絡(luò)要求更快速的內(nèi)存和更高速的串行總線通信。除了把以太網(wǎng)接口升級(jí)到 400GE，服務(wù)器還需要采用速度更高的串行擴(kuò)展總線 接口和內(nèi)存。
PCIe (PCI Express) 擴(kuò)展總線現(xiàn)在正遷移到最新標(biāo)準(zhǔn)化的 PCIe 5.0，也稱為 PCIe Gen 5。 與此同時(shí)，DDR ( 雙倍數(shù)據(jù)速率 ) 內(nèi)存也正從 DDR 4.0 遷移到 DDR ≈ 5.0。 PCIe Gen 5 規(guī)范是 PCI-SIG開 發(fā)的 PCIe 4.0 標(biāo)準(zhǔn)的快速晉升增強(qiáng)版本。PCI-SIG 是一家標(biāo)準(zhǔn)機(jī)構(gòu)，規(guī)定了所有PCIe規(guī)范。隨著PCIe 5.0 插件機(jī)電 (CEM) 規(guī)范的最終確定，PCIe 5.0 標(biāo)準(zhǔn)最近完成并于 2021 年 6 月發(fā)布，這是 2019 年發(fā)布的現(xiàn)有 PCIe 5.0 基本 ( 硅 ) 規(guī)范的姊妹篇。
PCIe 標(biāo)準(zhǔn)演進(jìn)，傳輸速度翻番
最初的并行 PCI 總線于 1992 年問世，旨在擴(kuò)展個(gè)人電腦的功能，允許添加顯卡和網(wǎng)卡及許多其他外設(shè)。PCIe 是一種高速串行總線， 旨在代替 PCI 及其他現(xiàn)有的傳統(tǒng)接口，如 PCI-X (PCI eXtended) 和 AGP ( 加速圖形端口 )。PCIe 不僅吞吐量高，而且體積小，鏈路寬度可以在 ×1 路、×2 路、 ×4 路、×8 路、×16 路間擴(kuò)充。PCIe 基于根復(fù)數(shù) ( 系 統(tǒng) / 主機(jī) ) 與端點(diǎn) ( 插件 ) 之間的點(diǎn)到點(diǎn)總線拓?fù)洌С只诎娜p工通信。
PCIe 雙工鏈路通信
PCIe 1.0 標(biāo)準(zhǔn)在 2003 年問世，提供了 2.5 G 傳送 / 秒 (2.5 GT/s) 的速率。PCIe 目前提供 2.5 GT/s ~ 32 GT/s 的速率。 PCIe 5.0 把 PCIe 4.0 傳送速率翻了一番，從 16 GT/s 提高到 32 GT/s，但沒有提供任何新增功能，因?yàn)楫?dāng)時(shí)的目標(biāo)是在最短的時(shí)間內(nèi)提供額外的速度。
目前發(fā)布的所有 PCIe 標(biāo)準(zhǔn)都采用非歸零 (NRZ) 信令。 但是，PCI-SIG 目前正在開發(fā) PCIe Gen 6 規(guī)范，將再次把傳送速率翻一番，達(dá)到 64 GT/s，將從 NRZ 信令遷移出去。而 Gen 6 第六代規(guī)范將采用 PAM-4信令，以及低時(shí)延FEC (前向糾錯(cuò)) 技術(shù)來改善數(shù)據(jù)完整性。
所有 PCIe 標(biāo)準(zhǔn)都必須向下兼容，也就是說，PCIe 5.0 (32 GT/s 最大數(shù)據(jù)速率 ) 還必須支持 2.5 GT/s、5 GT/ s、8GT/s、16 GT/s 及 32 GT/s。
PCIe 規(guī)范時(shí)間線
PCIe 通路和鏈路速度
PCIe 一致性測(cè)試，面臨特定挑戰(zhàn)
PCI-SIG 是非專有 PCI 技術(shù)標(biāo)準(zhǔn)和相關(guān)規(guī)范的開發(fā)者，PCIe現(xiàn)在已經(jīng)成為服務(wù)器事實(shí)上的標(biāo)準(zhǔn)。PCI-SIG 規(guī)定了 PCI 規(guī)范，以支持要求的 I/O 功能，同時(shí)向下兼容以前的規(guī)范。為了能夠在整個(gè)行業(yè)內(nèi)采用 PCI 技術(shù)，PCI-SIG 同時(shí)支持互操作能力和一致性測(cè)試，包括實(shí)現(xiàn)一致性必需執(zhí)行及通過的測(cè)試。
PCI-SIG 允許會(huì)員針對(duì)其他會(huì)員產(chǎn)品和測(cè)試套件進(jìn)行互操作能力測(cè)試，參加測(cè)試的產(chǎn)品要么通過測(cè)試，要么未通過測(cè)試。為了通過正式的一致性測(cè)試， 產(chǎn)品必須通過至少 80% 的互操作能力測(cè)試，并通過所有標(biāo)準(zhǔn)性的一致性測(cè)試。
PCIe 5.0 面臨特定的挑戰(zhàn)。PCIe 4.0 的最大數(shù)據(jù)速率是 16 GT/s，是 PCIe 上一代的速度加強(qiáng)規(guī)范，經(jīng)驗(yàn)證實(shí)現(xiàn)起來要比以前的標(biāo)準(zhǔn)更難。在 PCIe 5.0 中，計(jì)算機(jī) PCIe 通道和主板都面臨著明顯的挑戰(zhàn)，因?yàn)橐幚?32 GT/s 數(shù)據(jù)速率。除了在較低數(shù)據(jù)速率遇到的挑戰(zhàn)外，PCIe 5.0 設(shè)備預(yù)計(jì)還會(huì)遇到明顯的信號(hào)完整性挑戰(zhàn)。泰克擁有針對(duì)所有數(shù)據(jù)速率 (Tx、Rx 和 PLL 帶寬 ) 的 PCI-SIG 批準(zhǔn)的測(cè)試套件。
泰克 PCIe Gen 5 Tx 一致性測(cè)試解決方案
泰克是 PCI-SIG 的主要貢獻(xiàn)者，為 PCIe 4.0 和 5.0 物理層測(cè)試規(guī)范做出了重大貢獻(xiàn)，為確定 PCIe 6.0 Tx/Rx 測(cè)量方法做了大量探尋道路式的試驗(yàn)。泰克還在 PCIe 標(biāo)準(zhǔn)開發(fā)和實(shí)現(xiàn)過程中在一致性和互操作能力測(cè)試方面發(fā)揮了關(guān)鍵作用。
PCIe 5.0 發(fā)射機(jī)測(cè)試，適當(dāng)?shù)臏y(cè)試設(shè)備和自動(dòng)化軟件至關(guān)重要
在開發(fā) PCIe Gen 5 發(fā)射機(jī)器件時(shí)，不管是在基本 ( 芯片 ) 級(jí)還是在 CEM ( 系統(tǒng)和插件 ) 級(jí)，都將要求芯片級(jí)驗(yàn)證 ( 通常由 PHY IP 公司執(zhí)行 ) 和預(yù)一致性測(cè)試， 然后才能把器件提交給 PCI-SIG 進(jìn)行正式的一致性測(cè)試。因此，獲得適當(dāng)?shù)臏y(cè)試設(shè)備及相關(guān)自動(dòng)化軟件至關(guān)重要。
PCIe 一致性測(cè)試包括：
● 電氣測(cè)試 - 評(píng)估平臺(tái)、插件發(fā)射機(jī) (Tx) 和接收機(jī) (Rx) 特點(diǎn)
● 配置測(cè)試 - 評(píng)估 PCIe 器件中的配置空間
● 鏈路協(xié)議測(cè)試 - 評(píng)估器件的鏈路級(jí)協(xié)議特點(diǎn)
● 交易協(xié)議測(cè)試 - 評(píng)估器件的交易級(jí)協(xié)議特點(diǎn)
● 平臺(tái) BIOS 測(cè)試 - 評(píng)估 BIOS 識(shí)別和配置 PCIe 器件的能力
在電氣測(cè)試方面，它分成兩套測(cè)量，一套是基本級(jí)，一套是 CEM 級(jí)。這些測(cè)試又分為標(biāo)準(zhǔn)性測(cè)試和參考性測(cè)試：
PCIe 基本和 CEM 一致性測(cè)量
眼圖
這兩類測(cè)量都要求高帶寬實(shí)時(shí)示波器，要能夠捕獲數(shù)據(jù)波形。然后采用后處理技術(shù)，進(jìn)行基本規(guī)范和 CEM 規(guī)范中要求的相應(yīng)的電壓和定時(shí)測(cè)量。不相關(guān)抖動(dòng)考查在去除包和通道碼間干擾 (ISI) 后系統(tǒng)固有的抖動(dòng)。 除了抖動(dòng)外，示波器還要進(jìn)行眼高和眼寬測(cè)量。基本規(guī)范中規(guī)定了大量的“一致性測(cè)試碼型”。推薦使用包含多次發(fā)生的整個(gè)一致性測(cè)試碼型的波形記錄，來構(gòu)建代表性眼圖。
在器件的基本 Tx 測(cè)試中，規(guī)范規(guī)定直接在發(fā)射機(jī)的引腳上進(jìn)行測(cè)量。如果不能直接接入，那么測(cè)試點(diǎn)應(yīng)盡可能靠近器件引腳。如果用戶很好地了解 S 參數(shù)， 那么通過物理復(fù)現(xiàn)通道或仿真，可以反嵌任何接續(xù)通道損耗。從 4.0 規(guī)范開始，描述了另一種反嵌技術(shù)， 在波形后處理過程中，對(duì)不相關(guān)抖動(dòng)測(cè)量應(yīng)用 CTLE ( 連續(xù)時(shí)間線性均衡 )，可以有效消除直到引腳的 ISI。
Tx 均衡器預(yù)置
提交 PCI-SIG 認(rèn)證的任何 PCIe 5.0 產(chǎn)品，都必須使用規(guī)定的 Tx 均衡器設(shè)置預(yù)置成功地通過一致性測(cè)試，支持速度從 2.5 GT/s 直到 32 GT/s。這些預(yù)置用來均衡碼流內(nèi)部的頻率相關(guān)衰減差引起的碼間干擾，改善了信號(hào)完整性。每個(gè)預(yù)置都是下沖 ( 光標(biāo)前 ) 和去加重 ( 光標(biāo)后 ) 的特定組合。
目前有各種特定實(shí)現(xiàn)方案，讓 DUT 發(fā)射機(jī)掃描通過 各種數(shù)據(jù)速率和 Tx EQ 預(yù)置。但是，基本規(guī)范規(guī)定了一種常用的方法，其中向接收機(jī)的通路 0 傳送一個(gè) 100 MHz時(shí)鐘突發(fā)。這可以采用任意函數(shù)發(fā)生器(AFG) 自動(dòng)實(shí)現(xiàn)。
對(duì)最大速率為32 GT/s 的 PCIe 鏈 路， 基本時(shí)鐘 (Refclks) 存在著新的驗(yàn)證挑戰(zhàn)。基本規(guī)范已經(jīng)與數(shù)據(jù)速率成比例擴(kuò)大抖動(dòng)極限，但 Gen5 不成比例地把極限下降到 150 fs。這種高頻抖動(dòng)測(cè)量要求正確應(yīng)用公共時(shí)鐘傳送功能，并考慮最壞情況傳送延遲。這一最新版規(guī)范還把測(cè)量從基本級(jí)規(guī)范 ( 芯片級(jí) ) 推高到是 CEM 規(guī)范要求 ( 外表級(jí) )，必需滿足一致性測(cè)試。
CEM 插件 PCIe 5.0 一致性測(cè)試及自動(dòng)預(yù)置切換
泰克 PCIe 解決方案，讓一致性測(cè)試更有信心
示波器帶寬和采樣率要求。對(duì)基本 Tx 測(cè)試，每條 PCIe 5.0 通路以 16 GHz 速率運(yùn)行( 因?yàn)閮蓚€(gè)比特可以在一個(gè)周期中發(fā)送 )，三階諧波達(dá)到 48 GHz。由于在三階諧波以上沒有太有效的信號(hào)信息，所以 PCIe 5.0 基本 Tx 測(cè)試只需 50 GHz 帶寬的實(shí)時(shí)示波器。對(duì) CEM Tx 測(cè)試，要在最壞情況通道的末端附近進(jìn)行測(cè)量，減少了高頻內(nèi)容，要求 33 GHz 的帶寬。為確保充足的波形后處理 (SigTest)，要求每個(gè)單位間隔最少 4 個(gè)點(diǎn)，CEM 允許最多 2x sinx/ x 插補(bǔ)，所以最低采樣率要達(dá)到 128 GS/s。
自動(dòng)一致性測(cè)試。在一致性測(cè)試中，手動(dòng)執(zhí)行分析既耗時(shí)又容易出錯(cuò)。為節(jié)省時(shí)間，最好使用自動(dòng)化軟件，其不僅可以減少工作量，還可以加快一致性測(cè)試速度。對(duì)電氣驗(yàn)證， PCI-SIG 提供了SigTest 離線分析軟件，使用示波器采集的數(shù)據(jù)執(zhí)行分析。自動(dòng)化軟件還控制被測(cè)器件 (DUT)，使用任意函數(shù)發(fā)生器作為碼型源，讓 DUT 自動(dòng)通過一致性測(cè)試所需的各種速度、去加重和預(yù)置。
一輪完整的一致性測(cè)試要求在不同的 DUT 設(shè)置下每條通路采集多個(gè)波形。這個(gè)波形集合將按需要分析的通路數(shù) ( 最多 16 條 ) 提高。軟件要能夠管理和存儲(chǔ)分析及未來參考要求的數(shù)據(jù)，這對(duì)任何一致性測(cè)試解決方案來說都是一個(gè)重要指標(biāo)。自動(dòng)化軟件還可以調(diào)節(jié)示波器水平和垂直設(shè)置及采集度。除了配置和分析外，還可以使用自動(dòng)化軟件管理采集的多個(gè)波形。
自動(dòng)化軟件可以選擇數(shù)據(jù)速率、電壓擺幅、預(yù)置和要執(zhí)行的測(cè)試。它還可以提供選項(xiàng)，嵌入包參數(shù)模型，反嵌電纜、 測(cè)試夾具或到達(dá)規(guī)范規(guī)定的目標(biāo)測(cè)試點(diǎn)所需的其他元素。來自軟件的分析結(jié)果通常可以匯編成 PDF 或 HTML 格式的報(bào)告，可以包括通過 / 未通過測(cè)試摘要、眼圖、設(shè)置 配置和用戶備注。
通過使用泰克 DPO70000SX 系列示波器和 AFG31252 任意函數(shù)發(fā)生器，PCI Express Gen1/2/3/4/5 解決方案可以在基本級(jí) ( 芯片 ) 和 CEM 級(jí) ( 系統(tǒng)和插件 ) 自 動(dòng)進(jìn)行發(fā)射機(jī)驗(yàn)證和一致性測(cè)試。
TekExpressPCIe 5.0 Tx 自動(dòng)軟件功能：
●使 DUT 自主步進(jìn)通過不同的速度、碼型和 Tx EQ 預(yù)置
●在進(jìn)行測(cè)量前，在發(fā)射機(jī)上檢驗(yàn)信號(hào)是否正確
●執(zhí)行通道和包嵌入和反嵌
●支持 SigTest 和 SigTest Phoenix 各版軟件和模板文件
●使用 Silicon Labs. “PCIe 時(shí)鐘抖動(dòng)工具”和泰克 DPOJET 軟件進(jìn)行 100 MHz 參考時(shí)鐘抖動(dòng)和信號(hào)完整性測(cè)量
在歷史上，當(dāng)新一代 PCIe 器件進(jìn)入一致性測(cè)試時(shí)，很大一部分器件在進(jìn)行 PHY 和鏈路訓(xùn)練一致性測(cè)試時(shí)，會(huì)在第一次互操作能力講習(xí)會(huì)中通不過測(cè)試。在PCI-SIG講習(xí)會(huì)前，確保完善的示波器、AFG、BERT( 用 于 Rx 測(cè)試 ) 和自動(dòng)化軟件解決方案到位至關(guān)重要。泰克 PCIe 測(cè)試和調(diào)試 Tx、Refclk 和 Rx 解決方案可以在互操作能力測(cè)試前引導(dǎo)您完成一致性測(cè)試和調(diào)試，確保您的設(shè)計(jì)滿懷信心地滿足 PCI-SIG? PCIe 標(biāo)準(zhǔn)要求。
關(guān)于泰克科技
泰克公司總部位于美國(guó)俄勒岡州畢佛頓市，致力提供創(chuàng)新、精確、操作簡(jiǎn)便的測(cè)試、測(cè)量和監(jiān)測(cè)解決方案，解決各種問題，釋放洞察力，推動(dòng)創(chuàng)新能力。70多年來，泰克一直走在數(shù)字時(shí)代前沿。
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