【導讀】我們所說的高速設計的邊界條件是什么呢？小陳認為是分布參數，傳輸線理論中的“長線”，是上升時間小于六分之一傳輸線延時。讓我們來算一算多長才能算長線。
小時候經常跟女朋友就某件事“交換看法”，小陳喜歡擺事實、舉例子、講邏輯嘗試去說服她，結果自然是呵呵噠。長大了跟各種人聊天，政治、時事、八卦，每個人都有自己的解讀，即使是平時生活中關系很接近的人，對一件事情的看法也會千差萬別。
而小陳不太會去爭誰的觀點對誰的觀點錯，甚至不常去表露自己的看法。不是因為心靈雞湯勵志文章里說的什么爭論會失去友誼，而是因為各人受見識閱歷所限，對是非真偽的判斷都不同，在這種情況下，所謂擺事實與講邏輯毫無意義。所以在網絡上“警察打人，醫生害命，銀行坑錢”這三大傳說才能大行其道，恩，其實小陳是個“五毛”。
還好，我們是工程師，我們信奉科學，科學會框定前提，大家在一定的邊界條件上進行討論。
那我們所說的高速設計的邊界條件是什么呢？小陳認為是分布參數，傳輸線理論中的“長線”，是上升時間小于六分之一傳輸線延時。
讓我們來算一算多長才能算長線：
當前常規的時鐘芯片，上升沿通常在2nS左右，在這些信號眼中，2000mil以上叫做長線。一些新的時鐘芯片，雖然速率可能只有幾十兆，但是芯片工藝有較大的改進上升沿較快，可能會達到400ps，在這些信號眼中，400mil以上叫做長線。與其上升時間相當的，還有大部分LVDS信號等。
當前DDR3，上升沿通常在100ps左右，在這些信號眼中，100mil以上叫做長線。 對于10G信號來說，上升沿通常在25ps左右，這時候，25mil叫做長線。
大家可以對比一下，在我們的設計中，那些部分是在這個長度范圍內，那些部分不在。
可能會有一些朋友有疑問“上升時間小于六分之一傳輸線延時，不是判斷需不需要考慮反射的邊界嗎？高速設計還有串擾，EMC等問題，也能用這個邊界條件框定？”
答案是肯定的。傳輸線短到連一個上升時間都無法完整體現在上面時，串擾是達不到飽和的，也就是說我們通常所說3W間距時1%的串擾率將會變成0.2%甚至更小。而做天線的朋友很清楚，信號要完整的發射，天線長度需要能與波長相比擬，100MHz信號波長是多少？60inch！除此之外，還有我們通常所謂的電容濾波半徑。
其實這篇文章所說的在之前的文章中也有提到過，為什么要再專門寫一篇文章呢？因為重要的事情說三遍！
因為許多精益求精的朋友還是會問“DDR信號要圓弧拐角嗎”“平衡銅點做方的還是八角的好？”。在學習的路途上，有時候不妨回頭看看，看看過去的知識，看看知識的邊界，也許會有更多的收獲。
