【導(dǎo)讀】Cadence 日前宣布推出可支持電學(xué)感知設(shè)計(jì)（EAD）的版圖套件，（EAD）在版圖繪制過(guò)程中可實(shí)現(xiàn)實(shí)時(shí)寄生參數(shù)提取，從而為工程師們節(jié)省從數(shù)天到數(shù)周不等的設(shè)計(jì)時(shí)間。新產(chǎn)品和方法學(xué)減少了進(jìn)行多次設(shè)計(jì)反復(fù)和“過(guò)度設(shè)計(jì)”的需要，從而提高了性能，減小了面積。
全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布推出用于實(shí)現(xiàn)電學(xué)感知設(shè)計(jì)的Virtuoso®版圖套件，它是一種開創(chuàng)性的定制設(shè)計(jì)方法，能提高設(shè)計(jì)團(tuán)隊(duì)的設(shè)計(jì)生產(chǎn)力和定制IC的電路性能。這是一種獨(dú)特的在設(shè)計(jì)中實(shí)現(xiàn)電學(xué)驗(yàn)證功能，讓設(shè)計(jì)團(tuán)隊(duì)在創(chuàng)建版圖時(shí)即可監(jiān)控電學(xué)問(wèn)題，而不用等到版圖完成才能驗(yàn)證其是否滿足最初設(shè)計(jì)意圖。Virtuoso版圖套件EAD功能在為工程師們縮短多達(dá)30%的電路設(shè)計(jì)周期的同時(shí)，還可優(yōu)化芯片尺寸和性能。
采用這種創(chuàng)新的全新技術(shù)，工程師們能實(shí)時(shí)地從電學(xué)方面分析、模擬和驗(yàn)證互連線決定，從而在電學(xué)上建立時(shí)便正確的版圖。這種實(shí)時(shí)的可見性讓工程師們減少了保守的設(shè)計(jì)行為——或者“過(guò)度設(shè)計(jì)”——這些行為對(duì)芯片性能和面積有負(fù)面影響。
Virtuoso版圖套件EAD可提供：
- 從運(yùn)行于Virtuoso模擬設(shè)計(jì)環(huán)境的仿真中捕獲電流和電壓，并將這些電學(xué)信息傳送給版圖環(huán)境的能力。
- 讓電路設(shè)計(jì)師能設(shè)置電學(xué)約束條件（例如匹配的電容和電阻）、并允許版圖工程師實(shí)時(shí)觀察這些約束條件是否得到滿足的管理功能。
- 一個(gè)在版圖被創(chuàng)建時(shí)即可對(duì)它進(jìn)行快速評(píng)估、并提供設(shè)計(jì)中電學(xué)視圖來(lái)進(jìn)行實(shí)時(shí)分析和優(yōu)化的、內(nèi)置的互連線寄生參數(shù)提取引擎。
- 電遷移（EM）分析，在畫版圖時(shí)如果產(chǎn)生任何電遷移問(wèn)題即提醒版圖工程師注意。
- 部分版圖再仿真，有助于防止錯(cuò)誤被深藏于密布的版圖，從而盡可能減少重新設(shè)計(jì)，減少“過(guò)度設(shè)計(jì)”的需要。
- 電路設(shè)計(jì)師與版圖設(shè)計(jì)工程師之間更高程度的協(xié)作，以實(shí)現(xiàn)電學(xué)上從建立起即正確的版圖，而不管設(shè)計(jì)團(tuán)隊(duì)成員身在何處。
“Virtuoso版圖套件EAD表明我們?cè)谧詣?dòng)化定制設(shè)計(jì)方面前進(jìn)了一大步，通過(guò)對(duì)電學(xué)問(wèn)題更高的實(shí)時(shí)可見度，讓版圖工程師與電路工程師之間能進(jìn)行更高效的協(xié)作，”Cadence主管硅實(shí)現(xiàn)部門研發(fā)的公司高級(jí)副總裁Tom Beckley表示。“EAD凸顯了我們對(duì)發(fā)展Virtuoso平臺(tái)的重視，確保它能滿足無(wú)數(shù)依靠它來(lái)處理復(fù)雜設(shè)計(jì)難題的工程師們的需要。”
