- SRAM的基本簡(jiǎn)介
- SRAM的主要規(guī)格與特點(diǎn)
- SRAM的結(jié)構(gòu)與工作原理
- CPU與主存之間的高速緩存
- CPU內(nèi)部的L1/L2或外部的L2高速緩存
- CPU外部擴(kuò)充用的COAST高速緩存
SRAM是英文StaticRAM的縮寫(xiě)，它是一種具有靜止存取功能的內(nèi)存，不需要刷新電路即能保存它內(nèi)部存儲(chǔ)的數(shù)據(jù).
基本簡(jiǎn)介
SRAM不需要刷新電路即能保存它內(nèi)部存儲(chǔ)的數(shù)據(jù)。而DRAM(DynamicRandomAccessMemory)每隔一段時(shí)間，要刷新充電一次，否則內(nèi)部的數(shù)據(jù)即會(huì)消失，因此SRAM具有較高的性能，但是SRAM也有它的缺點(diǎn)，即它的集成度較低，相同容量的DRAM內(nèi)存可以設(shè)計(jì)為較小的體積，但是SRAM卻需要很大的體積，且功耗較大。所以在主板上SRAM存儲(chǔ)器要占用一部分面積。
主要規(guī)格
一種是置于CPU與主存間的高速緩存，它有兩種規(guī)格：一種是固定在主板上的高速緩存(CacheMemory);另一種是插在卡槽上的COAST(CacheOnAStick)擴(kuò)充用的高速緩存，另外在CMOS芯片1468l8的電路里，它的內(nèi)部也有較小容量的128字節(jié)SRAM，存儲(chǔ)我們所設(shè)置的配置數(shù)據(jù)。還有為了加速CPU內(nèi)部數(shù)據(jù)的傳送，自80486CPU起，在CPU的內(nèi)部也設(shè)計(jì)有高速緩存，故在PentiumCPU就有所謂的L1Cache(一級(jí)高速緩存)和L2Cache(二級(jí)高速緩存)的名詞，一般L1Cache是內(nèi)建在CPU的內(nèi)部，L2Cache是設(shè)計(jì)在CPU的外部，但是PentiumPro把L1和L2Cache同時(shí)設(shè)計(jì)在CPU的內(nèi)部，故PentiumPro的體積較大。最新的PentiumII又把L2Cache移至CPU內(nèi)核之外的黑盒子里。SRAM顯然速度快，不需要刷新的操作，但是也有另外的缺點(diǎn)，就是價(jià)格高，體積大，所以在主板上還不能作為用量較大的主存。
基本特點(diǎn)
現(xiàn)將它的特點(diǎn)歸納如下：
◎優(yōu)點(diǎn)，速度快，不必配合內(nèi)存刷新電路，可提高整體的工作效率。
◎缺點(diǎn)，集成度低，功耗較大，相同的容量體積較大，而且價(jià)格較高，少量用于關(guān)鍵性系統(tǒng)以提高效率。
◎SRAM使用的系統(tǒng)：
○CPU與主存之間的高速緩存。
○CPU內(nèi)部的L1/L2或外部的L2高速緩存。
○CPU外部擴(kuò)充用的COAST高速緩存。
○CMOS146818芯片(RT&CMOSSRAM)。
主要用途
SRAM主要用于二級(jí)高速緩存(Level2Cache)。它利用晶體管來(lái)存儲(chǔ)數(shù)據(jù)。與DRAM相比，SRAM的速度快，但在相同面積中SRAM的容量要比其他類型的內(nèi)存小。
SRAMSRAM的速度快但昂貴，一般用小容量的SRAM作為更高速CPU和較低速DRAM之間的緩存(cache).SRAM也有許多種，如AsyncSRAM(AsynchronousSRAM,異步SRAM)、SyncSRAM(SynchronousSRAM,同步SRAM)、PBSRAM(PipelinedBurstSRAM,流水式突發(fā)SRAM)，還有INTEL沒(méi)有公布細(xì)節(jié)的CSRAM等。[page]
基本的SRAM的架構(gòu)如圖1所示，SRAM一般可分為五大部分:存儲(chǔ)單元陣列(corecellsarray)，行/列地址譯碼器(decode)，靈敏放大器(SenseAmplifier)，控制電路(controlcircuit)，緩沖/驅(qū)動(dòng)電路(FFIO)。SRAM是靜態(tài)存儲(chǔ)方式，以雙穩(wěn)態(tài)電路作為存儲(chǔ)單元，SRAM不象DRAM一樣需要不斷刷新，而且工作速度較快，但由于存儲(chǔ)單元器件較多，集成度不太高，功耗也較大。
工作原理
圖2六管單元電路圖SRAM的工作原理：
假設(shè)準(zhǔn)備往圖2的6T存儲(chǔ)單元寫(xiě)入“1”，先將某一組地址值輸入到行、列譯碼器中，選中特定的單元，然后使寫(xiě)使能信號(hào)WE有效，將要寫(xiě)入的數(shù)據(jù)“1”通過(guò)寫(xiě)入電路變成“1”和“0”后分別加到選中單元的兩條位線BL,BLB上，此時(shí)選中單元的WL=1，晶體管N0,N5打開(kāi)，把BL,BLB上的信號(hào)分別送到Q,QB點(diǎn)，從而使Q=1，QB=0，這樣數(shù)據(jù)“1”就被鎖存在晶體管P2,P3,N3,N4構(gòu)成的鎖存器中。寫(xiě)入數(shù)據(jù)“0”的過(guò)程類似。
SRAM的讀過(guò)程以讀“1”為例，通過(guò)譯碼器選中某列位線對(duì)BL,BLB進(jìn)行預(yù)充電到電源電壓VDD，預(yù)充電結(jié)束后，再通過(guò)行譯碼器選中某行，則某一存儲(chǔ)單元被選中，由于其中存放的是“1”，則WL=1、Q=1、QB=0。晶體管N4、N5導(dǎo)通，有電流經(jīng)N4、N5到地，從而使BLB電位下降，BL、BLB間電位產(chǎn)生電壓差，當(dāng)電壓差達(dá)到一定值后打開(kāi)靈敏度放大器，對(duì)電壓進(jìn)行放大，再送到輸出電路，讀出數(shù)據(jù)。
結(jié)構(gòu)原理
SRAM(StaticRAM)，即靜態(tài)RAM.它也由晶體管組成。接通代表1，斷開(kāi)表示0，并且狀態(tài)會(huì)保持到接收了一個(gè)改變信號(hào)為止。這些晶體管不需要刷新，但停機(jī)或斷電時(shí)，它們同DRAM一樣，會(huì)丟掉信息。SRAM的速度非常快，通常能以20ns或更快的速度工作。一個(gè)DRAM存儲(chǔ)單元僅需一個(gè)晶體管和一個(gè)小電容.而每個(gè)SRAM單元需要四到六個(gè)晶體管和其他零件。所以，除了價(jià)格較貴外，SRAM芯片在外形上也較大，與DRAM相比要占用更多的空間。由于外形和電氣上的差別，SRAM和DRAM是不能互換的。
SRAM的高速和靜態(tài)特性使它們通常被用來(lái)作為Cache存儲(chǔ)器。計(jì)算機(jī)的主板上都有Cache插座。
SRAM下圖所示的是一個(gè)SRAM的結(jié)構(gòu)框圖。由上圖看出SRAM一般由五大部分組成，即存儲(chǔ)單元陣列、地址譯碼器(包括行譯碼器和列譯碼器)、靈敏放火器、控制電路和緩沖/驅(qū)動(dòng)電路。在圖中，A0-Am-1為地址輸入端，CSB.WEB和OEB為控制端，控制讀寫(xiě)操作，為低電平有效，1100-11ON-1為數(shù)據(jù)輸入輸出端。存儲(chǔ)陣列中的每個(gè)存儲(chǔ)單元都與其它單元在行和列上共享電學(xué)連接，其中水平方向的連線稱為“字線”，而垂直方向的數(shù)據(jù)流入和流出存儲(chǔ)單元的連線稱為“位線”。通過(guò)輸入的地址可選擇特定的字線和位線，字線和位線的交叉處就是被選中的存儲(chǔ)單元，每一個(gè)存儲(chǔ)單元都是按這種方法被唯一選中，然后再對(duì)其進(jìn)行讀寫(xiě)操作。有的存儲(chǔ)器設(shè)計(jì)成多位數(shù)據(jù)如4位或8位等同時(shí)輸入和輸出，這樣的話，就會(huì)同時(shí)有4個(gè)或8個(gè)存儲(chǔ)單元按上述方法被選中進(jìn)行讀寫(xiě)操作。
在SRAM中，排成矩陣形式的存儲(chǔ)單元陣列的周圍是譯碼器和與外部信號(hào)的接口電路。存儲(chǔ)單元陣列通常采用正方形或矩陣的形式，以減少整個(gè)芯片面積并有利于數(shù)據(jù)的存取。以一個(gè)存儲(chǔ)容量為4K位的SRAM為例，共需12條地址線來(lái)保證每一個(gè)存儲(chǔ)單元都能被選中(212=-4096)。如果存儲(chǔ)單元陣列被排列成只包含一列的長(zhǎng)條形，則需要一個(gè)12/4K位的譯碼器，但如果排列成包含64行和64列的正方形，這時(shí)則只需一個(gè)6/64位的行譯碼器和一個(gè)6/64位的列譯碼器，行、列譯碼器可分別排列在存儲(chǔ)單元陣列的兩邊，64行和64列共有4096個(gè)交叉點(diǎn)，每一個(gè)點(diǎn)就對(duì)應(yīng)一個(gè)存儲(chǔ)位。
因此，將存儲(chǔ)單元排列成正方形比排列成一列的長(zhǎng)條形要大大地減少整個(gè)芯片地面積。存儲(chǔ)單元排列成長(zhǎng)條形除了形狀奇異和面積大以外，還有一個(gè)缺點(diǎn)，那就是排在列的上部的存儲(chǔ)單元與數(shù)據(jù)輸入/輸出端的連線就會(huì)變得很長(zhǎng)，特別是對(duì)于容量比較大得存儲(chǔ)器來(lái)說(shuō)，情況就更為嚴(yán)重，而連線的延遲至少是與它的長(zhǎng)度成線性關(guān)系，連線越長(zhǎng)，線上的延遲就越大，所以就會(huì)導(dǎo)致讀寫(xiě)速度的降低和不同存儲(chǔ)單元連線延遲的不一致性，這些都是在設(shè)計(jì)中需要避免的。
