【導(dǎo)讀】為了解電源域和電源的增長(zhǎng)情況，我們需要追溯ADC的歷史脈絡(luò)。早期ADC采樣速度很慢，大約在數(shù)十MHz內(nèi)，而數(shù)字內(nèi)容很少，幾乎不存在。電路的數(shù)字部分主要涉及如何將數(shù)據(jù)傳輸?shù)綌?shù)字接收邏輯——專用集成電路 (ASIC) 或現(xiàn)場(chǎng)可編程門陣列 (FPGA)。用于制造這些電路的工藝節(jié)點(diǎn)幾何尺寸較大，約在180 nm或更大。使用單電壓軌(1.8 V )和兩個(gè)不同的域（AVDD和DVDD，分別用于模擬域和數(shù)字域），便可獲得足夠好的性能。
在采樣速率和可用帶寬方面，當(dāng)今的射頻模數(shù)轉(zhuǎn)換器(RF ADC)已有長(zhǎng)足的發(fā)展，其中還納入了大量數(shù)字處理功能，電源方面的復(fù)雜性也有提高。那么，RF ADC為什么有如此多不同的電源軌和電源域？
隨著硅處理技術(shù)的改進(jìn)，晶體管的幾何尺寸不斷減小，意味著每 mm2面積上可以容納更多的晶體管（即特征）。但是，人們?nèi)匀幌Ｍ?ADC 實(shí)現(xiàn)與其前一代器件相同（或更好）的性能。 現(xiàn)在，ADC 的設(shè)計(jì)采取了多層面方法，其中： 1. 采樣速度和模擬帶寬必須得到改善； 2. 性能必須與前一代相同或更好； 3. 納入更多片內(nèi)數(shù)字處理功能來(lái)輔助數(shù)字接收邏輯。
需要高速度
在 CMOS 技術(shù)中，提高速度（帶寬）的最普遍方法是讓晶體管幾何尺寸變小。使用更精細(xì)的 CMOS 晶體管可降低寄生效應(yīng)，從而有助于提高晶體管的速度。晶體管速度越快，則帶寬越寬。數(shù)字電路的功耗與開關(guān)速度有直接關(guān)系，與電源電壓則是平方關(guān)系，如下式所示：
幾何尺寸越小，電路設(shè)計(jì)人員能實(shí)現(xiàn)的電路速度就越快，而每MHz每個(gè)晶體管的功耗與上一代相同。以 AD9680 和 AD9695為例，二者分別采用65 nm和28 nm CMOS技術(shù)設(shè)計(jì)而成。在1.25 GSPS和1.3GSPS時(shí)，AD9680和AD9695的功耗分別為3.7 W和1.6 W。這表明，架構(gòu)大致相同時(shí)，采用28 nm工藝制造的電路功耗比采用65 nm工藝制造的相同電路的功耗要低一半。因此，在消耗相同功率的情況下，28 nm工藝電路的運(yùn)行速度可以是65 nm工藝電路的一倍。AD9208很好地說(shuō)明了這一點(diǎn)。
裕量最重要
表1：產(chǎn)品比較
隔離是關(guān)鍵
為了改善隔離，設(shè)計(jì)者必須考慮各種耦合機(jī)制，最明顯的機(jī)制是通過共享電源域。如果電源域盡可能遠(yuǎn)離電路，那么共享同一電壓軌（AD9208為0.975 V）的數(shù)字電路和模擬電路發(fā)生震顫的可能性將非常小。在硅片中，電源已被分開，接地也是如此。封裝設(shè)計(jì)繼續(xù)貫徹了這種隔離電源域處理。由此所得的同一封裝內(nèi)不同電源域和地的劃分，如表2所示，其以AD9208為例。
表2：AD9208電源域和接地域
這可能會(huì)讓系統(tǒng)設(shè)計(jì)人員驚慌失措。乍一看，數(shù)據(jù)手冊(cè)給人的印象是這些域需要分開處理以優(yōu)化系統(tǒng)性能。情況并不像看起來(lái)那么可怕，數(shù)據(jù)手冊(cè)的目的僅僅是喚起人們對(duì)各種敏感域的關(guān)注，讓系統(tǒng)設(shè)計(jì)人員可以關(guān)注PDN（電源輸送網(wǎng)絡(luò)）設(shè)計(jì)，對(duì)其進(jìn)行適當(dāng)?shù)膭澐帧９蚕硐嗤╇娷壍拇蠖鄶?shù)電源域和接地域可以合并，因此PDN可以簡(jiǎn)化。這導(dǎo)致BOM（物料清單）和布局得以簡(jiǎn)化。根據(jù)設(shè)計(jì)約束，圖2和圖3顯示了AD9208的兩種PDN設(shè)計(jì)方法。
圖3. AD9208 PDN，DC-DC轉(zhuǎn)換器為所有域供電 圖4. AD9208下方的AD9208-3000 EBZ PCB橫截面
文章來(lái)源：亞德諾半導(dǎo)體
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